16/lib/intro/MXORG.ASC

   1 Figure 2: Memory organization in unchained 256-color modes (like\r
   2           Mode X) (ASCII version)\r
   3           by Robert Schmidt\r
   4           (C) 1993 Ztiff Zox Softwear\r
   5 \r
   6 \r
   7 Imagine that the screen looks the same as in figure 1a.  A screen width\r
   8 of 320 pixels is still assumed.\r
   9 \r
  10 In VGA memory, the screen will be represented as follows:\r
  11 \r
  12    Plane 0:\r
  13 \r
  14     address:  0         10                70       79 (NOT 319!)\r
  15              ----------------------------------------\r
  16              |0482604826048260    .....   0482604826|\r
  17              |                                      |\r
  18              |                                      |\r
  19 \r
  20    Plane 1:\r
  21 \r
  22     address:  0         10                70       79\r
  23              ----------------------------------------\r
  24              |1593715937159371    .....   1593715937|\r
  25              |                                      |\r
  26              |                                      |\r
  27 \r
  28    Plane 2:\r
  29 \r
  30     address:  0         10                70       79\r
  31              ----------------------------------------\r
  32              |2604826048260482    .....   2604826048|\r
  33              |                                      |\r
  34              |                                      |\r
  35 \r
  36    Plane 3:\r
  37 \r
  38     address:  0         10                70       79\r
  39              ----------------------------------------\r
  40              |3715937159371593    .....   3715937159|\r
  41              |                                      |\r
  42              |                                      |\r
  43 \r
  44 Note that if pixel i is in plane p, pixel i+1 is in plane (p+1)%4.\r
  45 When the planes are unchained, we need to set the Write Plane Enable\r
  46 register to select which planes should receive the data when writing,\r
  47 or the Read Plane Select register when reading.  As is evident, one \r
  48 address in the video segment provides access to no less than FOUR\r
  49 different pixels.\r